Wszystko o nowych, 8‑rdzeniowych procesorach AMD Bulldozer

Procesory Bulldozer mają konstrukcję modułową. Każdy moduł - co AMD objaśnił już podczas Hot Chips 201. – składa się z dwóch odchudzonych rdzeni integer z oddzielnymi pamięciami cache L1, jednostki do obliczeń zmiennoprzecinkowych względnie SSE z buforem ładowania, współdzielonej przez wszystkie trzy jednostki pamięci podręcznej L2 oraz współdzielonych jednostek pobierającej, dekodującej i prognozującej. Tę mikroarchitekturę nietypową dla procesorów x86 względnie x64 koncern AMD określa również mianem Chip Multi-Threading (CMT), w odróżnieniu od koncepcji Chip Multi-Processing (CMP), a więc kilku kompletnych rdzeni i Hyper-Threadingu – intelowskiej implementacji technologii Simultaneous Multi-Threading (SMT).

Głównym celem przyświecającym projektantom Bulldozera było najwyraźniej równoległe przetwarzanie większej liczby wątków przy zbliżonej powierzchni płytki krzemowej, poborowi mocy (TDP) i częstotliwości taktowania –. AMD obiecuje nawet współczynnik 3,5 GHz, który jednak przekraczają już aktualne czterordzeniowce takie jak Phenom II X4 975. Procesory Bulldozer będą wytwarzane przez Globalfoundries (zakłady produkcyjne należące niegdyś do AMD) w technologii 32 nanometrów i z 11 warstwami metalu na waflach SOI (Silicon on Insulator). Pojedynczy moduł Bulldozer (a więc para rdzeni) wespół z pamięcią cache L2 będzie obejmował 213 milionów tranzystorów i zajmował 31 mm2 na płytce krzemowej. Takie dane podał koncern AMD podczas konferencji IEEE International Solid-State Circuits Conference (ISSCC). Jednak oprócz modułów dwurdzeniowych kompletne procesory zawierają również pamięć podręczną trzeciego poziomu, kontroler pamięci oraz kontroler HyperTransport 3.1. Tym samym ośmiordzeniowy Bulldozer znacznie przekroczy
granicę miliarda tranzystorów.

Już podczas Hot Chips koncern AMD zadeklarował, że jednostka do obliczeń zmiennoprzecinkowych będzie obsługiwała SSSE3, SSE4.1, SSE4.2, AVX, polecenia AES i określone instrukcje Multiply-Add/Accumulate. Przedstawiono właśnie kolejne szczegóły dotyczące jednostek do wykonywania obliczeń na liczbach całkowitych (Integer Execution Units/EX) i ich planistów typu Out-of-Order. Według podanych informacji każda jednostka EX – a więc każdy wątek – przetwarza równocześnie nawet cztery polecenia 64-bitowe. Pojedynczy rdzeń integer ma do dyspozycji 16 KB pamięci cache L1 na dane (L1D), na polecenia (L1I) zaś 64 kilobajty, które jednak obydwa rdzenie dzielą między siebie. Trudno ocenić wypowiedź AMD, jakoby odchudzone jednostki do wykonywania obliczeń na liczbach całkowitych osiągały 9. procent wydajności dotychczasowych jednostek przy mniejszej powierzchni układu i energożerności, o czym donosi EETimes, powołując się na Michaela Goldena z AMD. Wypowiedź ta pokrywa się z informacją podaną przez Mike'a Butlera z zarządu
AMD w trakcie prezentacji na Hot Chips, według której moduł Bulldozer z dwiema jednostkami integer zapewnia szacunkowo 80 procent wydajności dwójki kompletnych rdzeni (CMP), aczkolwiek przy "o wiele mniejszym zapotrzebowaniu na powierzchnię płytki krzemowej i moc".

Skoro AMD liczy każdą jednostkę integer jako rdzeń, oznaczałoby to, że procesory Bulldozer przy identycznej liczbie rdzeni i częstotliwości taktowania dysponują nieco mniejszą mocą obliczeniową niż chociażby Opterony K10. Dzięki większej liczbie rdzeni i jednocześnie wyższej częstotliwości taktowania – obecne dwunastordzeniowce osiągają maksymalnie 2,5 GHz – AMD chce jednak zwiększyć przepustowość CPU o około 50 procent. Jak wyjaśnia we wpisie w blogu dyrektor AMD John Fruehe, w warunkach niepełnego obciążenia Bulldozery będą się ponadto automatycznie przetaktowywały dzięki technologii Turbo Core. Natomiast przy zerowym obciążeniu będą się w znacznej mierze wyłączać, a to dzięki zaimplementowanemu przez AMD trybowi uśpienia C6.

wydanie internetowe www.heise-online.pl