AMD pracuje nad parkowaniem rdzeni w procesorach

AMD pracuje nad parkowaniem rdzeni w procesorach27.11.2009 15:47
AMD pracuje nad parkowaniem rdzeni w procesorach

Podczas zaplanowanej na luty przyszłego roku konferencji ISSCC 2010 (International Solid-State Circuit Conference) AMD zamierza zaprezentować nowe procesory x64, które powstaną w 32-nanometrowym procesie produkcyjnym na waflach krzemowych typu SOI (Silicon-on-Insulator)

Szczególną funkcją tych układów ma być tryb pracy (albo raczej tryb bezczynności), tzw. Zero-Power Gated, w którym nieużywane rdzenie zostają niemal odcięte od zasilania. Tego rodzaju funkcja została też uwzględniona przez Intela w procesorach najnowszej generacji Nehalem; jeśli poszczególne rdzenie procesorów Core i5/i7 przechodzą w tryb głębokiego uśpienia (C3 lub C6), wówczas są one za pomocą specjalnych tranzystorów przełącznikowych całkowicie odcinane od napięcia zasilającego i pobierają według Intela "niemalże zero watów mocy".

288769211608873107
Źródło zdjęć: © Monitor zasobów w Windows 7 pokazuje, że poszczególne rdzenie CPU zostały "zaparkowane". Kliknij, aby powiększyć (fot. heise-online)

Windows 7. według producenta, lepiej wykorzystuje zaawansowane funkcje oszczędzania energii niż jego poprzednicy, gdyż w najnowszym systemie z Redmond opracowano w tym celu specjalną funkcję Core Parking. W jej ramach planista systemu operacyjnego próbuje przy niewielkim obciążeniu systemowym powiązać istniejące procesy z pojedynczym rdzeniem CPU, dzięki czemu pozostałe mogą być wprowadzone w długi tryb głębokiego uśpienia. Do tej pory do oszczędzania energii w wielordzeniowych procesorach AMD stosował metodę różnych częstotliwości taktowania poszczególnych rdzeni, czego z kolei nie znajdziemy w większości procesorów Intela – w przypadku układów Nehalem wszystkie rdzenie, które nie znajdują się w stanie uśpienia, działają z taką samą częstotliwością taktowania.

Informacja o prezentacji AMD we wstępnych planach konferencji ISSCCPDF jest dość lakoniczna; przede wszystkim nie wiadomo, które spośród 32-nanometrowych procesorów zapowiedzianych na rok 201. mają być wyposażone w opisywany mechanizm.

Przypuszczalnie nie chodzi tu o rdzenie Bobcat, ponieważ te mają wykazywać pobór mocy "poniżej 1 wata", tymczasem wspominany w agendzie ISSCC układ ma pobierać od 2,5 do 2. watów – pomijając oczywiście tryb Zero-Power Gated. Mogłoby więc chodzić o rdzenie Bulldozer lub Llano, jednak według obecnych spekulacji w tym pierwszym czterordzeniowym procesorze ze zintegrowaną jednostką graficzną nie będzie zastosowany ani Bobcat, ani Bulldozer, lecz przerobiona wersja aktualnej technologii K10.

Zapowiadany rdzeń x6. ma w każdym razie – pomijając pamięć podręczną drugiego poziomu – zawierać 35 milionów tranzystorów i zajmować 9,69 milimetrów kwadratowych powierzchni płytki krzemowej. Jako maksymalną częstotliwość taktowania AMD podaje ponad 3 GHz, przy której procesor będzie przypuszczalnie w sytuacji pełnego obciążenia pobierał wspomniane 25 watów mocy. W przypadku procesora z czterema takimi rdzeniami łączny pobór mocy w sytuacji pełnego obciążenia wyniósłby 100 watów – a to byłby wynik zbliżony do osiągów współczesnych procesorów.

Kompletny układ Llano z czterema rdzeniami CPU, dodatkową pamięcią podręczną, zintegrowanym układem graficznym i kontrolerami (m.in. dla mechanizmu HyperTransport i pamięci) powinien, według informacji AMD, składać się z ponad miliarda tranzystorów.

Oceń jakość naszego artykułuTwoja opinia pozwala nam tworzyć lepsze treści.
Udostępnij:
Wybrane dla Ciebie
Komentarze (10)